基于Hyperlynx的DDR3仿真分析过程报告

这是一篇基于Mentor公司 Hyperlynx 8.2.1 仿真软件针对 IMX53_module_v6_fdb PCB上DDR3内存布局布线的信号完整性仿真分析的过程报告。层叠结构设置,关键信号的仿真分析,有助于我们了解基于 Hyperlynx 对 DDR3 进行信号完整性仿真的整个流程。

 

基于Hyperlynx的DDR3仿真分析过程报告-1

 

 

iMX53 PCB 层叠结构
iMX53 PCB 层叠结构

 

对应的 HyperLynx 叠层设置
对应的 HyperLynx 叠层设置

 

DDR3 clock
DDR3 clock

 

时钟差分线的端接电阻放置位置不正确,应尽量靠近接收端摆放,避免信号反射,而上图中采用靠近源端摆放。理想的情况是该端接电阻应靠近T点摆放,但因为这里采用的是DDR3内存IC顶底对贴的结构,无法实现,只能进行折中设计,在CPU U1 和 T点之间,并尽量靠近T点进行摆放。

 

基于Hyperlynx的DDR3仿真分析过程报告-DDR3 地址线
DDR3 地址线

 

DDR3 地址线可以不同层

 

基于Hyperlynx的DDR3仿真分析过程报告-数据线

 

DDR3 数据线 同组同层

 

基于Hyperlynx的DDR3仿真分析过程报告-2

 

请猛击这里:DDR3 SI analisys report 百度网盘分享

 

 

文章写得好 赏颗六味地黄丸补补

原创文章,转载请注明: 转载自 吴川斌的博客 https://www.mr-wu.cn

本文链接地址: 基于Hyperlynx的DDR3仿真分析过程报告 https://www.mr-wu.cn/hyperlynx-ddr3-si-analisys-report/

分享到微信
使用微信扫码将网页分享到微信

推荐文章

3 条评论

  • 火红萨日朗

    2019年12月17日

    老吴,可以把这个板子或者IBIS模型分享下吗。。。。。急需例子学习啊,谢谢

  • 微笑向暖

    2015年6月15日

    不错的DDR3仿真分析文章 国内这方面的总结资料比较少

    • 吴川斌

      2015年6月15日

      谢谢关注

神评一下


The maximum upload file size: 10 MB.
You can upload: image, audio, video, document, spreadsheet, interactive, text, archive, other.

您发布的评论需等待老wu的审核才会显示,请填写正确的邮箱地址,老wu回复后会邮件通知到您所填的email
评论可以上传附件 复杂一点的描述最好附上示意图 但不要灌水 谢谢 :)

你可以从微信分享这篇文章

只需要简单两步

1.点击右上角

2.选择分享到朋友圈