Cadence Allegro 实时PCB设计– Real-Time Route Analysis

在PCB完成设计提交到板厂生产之前我们要对PCB设计文件进行交付前的评审,我们需要一个评审小组,依照一摞厚厚的checklist逐条检查各个规则约束以及风险点,打样很贵再板时间成本也很高,等板子做回来之后才发现犯了低级错误,所耗费的成本是不可接受的。

氮素,即使是在投板之前我们所犯的低级错误在评审时发现了问题,重新修改,再评审,耗费的时间成本也不低。

亡羊补牢为时已晚,我们要将错误通过实时DRC扼杀在摇篮里,防范于未然才是王道。优秀的工程师都会利用EDA设计软件自带的规则审查功能,以设计规则驱动设计,在布局、布线、调时序拉等长,摆丝印等等繁琐而耗时的过程中,让EDA软件帮助我们实时进行规则检查。

在OrCAD/Allegro 17.2 QIR 7这个版本更新中,Cadence为我们带来了更加好用的实时PCB设计的新功能,等等,你要问老wu QIR 7到底是哪个版本补丁我还真没留意,反正你打我博客里最新的补丁就有了 😂

老wu在体验了这项新功能后觉得实在是他娘的太好用了,so,我觉定抽时间出一个系列文章来好好介绍一下这个“Real-Time PCB Design”屌炸天的新特性。

今天介绍Real-Time Route Analysis这个功能

实时布线分析,这项功能可以在PCB设计过程中实时地进行交互式规则检查,可轻松查找和修复在制造DRC核查中常忽略的布线违规问题。

打开方式,菜单栏“View->Vision Manager”,打开“Visions“管理对话框,这个对话框是可以移动的,可以把它拖到侧边栏选项卡中。

在下拉选项框里选择“Route Vision“就可以切换到Real-Time Route Analysis功能啦

点击“Conigure…“按钮可以对需要进行实时检测的项目进行选择

Parallel Gap Less Than Preferred 检查线与线的间距是否违规

Non-Optimized Segs 在OrCAD/Allegro 17.2 QIR 4更新的时候OrCAD/Allegro引入了一个Route Optimization的优化功能,即平均及优化走线在 fan-out 区域内以及在 vias / pins 之间的距离。这个优化功能在满足线与线最小间距的前提下,尽量最大化走线与焊盘的间距。这个功能使得如果在扇出区域布线或者走线穿过两个过孔或者焊盘时,如果只有一根走线或者一对差分线时则在两个过孔/焊盘间居中走线,而在过孔或焊盘件走多根走线的话则在满足最小线间距的情况下平均分布走线与焊盘的间距。

这句话绕吗?老wu也觉得蛮绕的 😂 一图胜千语,还是直接上图吧,如下图所示,左边是优化前,右边是优化后,自己体会吧

而Vision检查里的这个Non-Optimized Segs选项就是检查未被优化的走线线段并以设置的警告色进行提示。

Uncoupled Diff-Pair Segs 顾名思义,就是检查未耦合差分对的线段,如果勾选“Ignore uncoupling at gathers”这忽视差分对在进入焊盘是分叉的那一小部分未耦合的情况。

Non-ideal Pad Entry 这是一个常规的DFM检查,就是优化出线与焊盘的夹角形成锐角.

90 Degree Corners 避免90°走线

Min Miter/Corner Size 这里不解释 直接上图

剩下的那三个选型直接看Vision Configure 里官方给出的图示也很容易明白了,老wu这里就不再一一进行解释,下边上个官方的视频演示增进大家的理解。

感觉Cadence Allegro给我们带来这么好用的实时PCB设计功能,我们不需要成为DFM专家,Allegro就可以帮我们实时的进行专家级别的评审,计算机程序自动评审比人工评审更加的可靠,即使是没有DFM经验的新手,一板成功也不是梦 🙃。 有了Real-Time Route Analysis的加持,从此远离996,约完会洗完澡,躺在床上,打开朋友圈,看着软件兄弟们因找不到BUG的原因而哀嚎遍野,这才是美好一天的正确关闭方式 😂

文章写得好 赏颗六味地黄丸补补

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