DDR5 时代就要来了

去年也即2018年5月份的时候,Cadence就与美光(Micron)在台积电7nm工艺的加持下,携手合作定制了全球首个DDR5演示原型产品。其中,Cadence开发DDR5的接口IP, Micron则开发DDR5 DRAM的原型,这块DDR5演示模型速率达到了4400 MT/s,根据JEDEC组织的roadmap显示,未来DDR5内存的最高频率可以达到6400 MT/s

就目前个人电脑来说,对于内存带宽提升的需求并不强烈,内存带宽的提升对于游戏来说影响并不大,毕竟在游戏中内存带宽不是瓶颈,从DDR4 2400 提升到 DDR4 3200 ,对于3A游戏大作也就带来两三帧的性能提升,还不如直接提高内存容量来的酸爽。

驱动DRAM内存市场向DDR5升级的动力应该是来自对带宽有强烈需求的专业应用领域,比如云服务器、边缘计算等等,由于系统内存带宽跟不上服务器CPU核心数量的增长,服务器因此需要更大的内存带宽。更严格来说,内存规格的升级在很多年前就已不是由处理器速度的增长所驱动,而是所需要的相应内存带宽的增长驱动。

这不,前几日Intel的roadmap则显示,预计在2021年的服务器处理器上升级LGA4677插槽,将会支持PCIe 5.0以及DDR5标准。而Intel 家的Agilex FPGA则会采用10 纳米 FinFET 工艺,同样支持到PCIe 5.0以及DDR5标准。

如上所述,DDR5 最显著的特性就是内存带宽的极大提升,相对于主流的DDR 4 3200来说,最先起跳的DDR5 3200也会比DDR4 3200快1.36倍,而主流DDR5 4800对比DDR4 3200快出1.87倍,最终,DDR5 会来到6400 MT/s的终极规格。

也许有同学会问,同样是3200为啥DDR5能比DDR4快出1.36倍呢?DDR5凭啥同九秀。

通过目前美光给出的关于DDR5的介绍文档,我们先了解一下DDR5的新特性:

  • 更快的数据速率
  • 更高的指令总线效率
  • 改进的bank group以提高性能
  • 改进的刷新方案
  • 可扩展的超过16Gb的单片密度
  • 每个模块2个独立的40位通道

DDR5的DQ引脚依然是单端信号,无需在DQ引脚上发送差分信号即可实现I / O切换速率(数据速率)的显着提高。氮素,为了让DQ单端信号能够达到如此高的速率,其中一个重要的特性是在DQ 信号流向的接收方向(Rx)引入了multi-tap DFE(Decision Feedback Equalizer 判决反馈均衡器)  。DFE可以改善信号质量,可以实时地根据眼图的情况进行自适应调节,重新将眼图张开,减轻高速率带来的码间干扰(inter-symbol interference ISI)的影响。

随着信号速率的提高,在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。

  • 时钟到达两个芯片的传播延时不相等(clock skew)
  • 并行数据各个bit 的传播延时不相等(data skew)
  • 时钟的传播延时和数据的传播延时不一致(skew between data and clock)

要提高接口的传输带宽有两种方式,一种是提高时钟频率,一种是加大数据位宽。那么是不是可以无限制的增加数据的位宽呢?这就要牵涉到另外一个非常重要的问题—–同步开关噪声(SSN),数据位宽的增加,SSN 成为提高传输带宽的主要瓶颈。

由于信道的非理想特性,信号从Tx通过FR4 PCB板传输到Rx,这中间会有信号插损、回损、近/远端串扰,再继续提高频率,信号会被严重损伤,就需要采用均衡和数据时钟相位检测等技术,这也就是SerDes所采用的技术。

作为并行总线最后的倔强,内存总线也越来越多的吸收了SerDes关键技术,尤其是均衡器(Equalization,EQ)技术。在DDR5标准中,DRAM将被指定涵盖DFE(判决反馈均衡)能力。

而另个DDR5的新挑战是更加低的工作电压,VDD/VDDQ/VPP分别为:1.1/1.1/1.8(V), 虽然这将有助于节省功耗,氮素,它也会对DIMM的设计带来一些挑战。因为VDD较低,所以还必须关注于电源完整性文图,信号的噪声容限将会变得更小,因为您现在使用的是1.1V供电而非1.2V。

JEDEC目前已经公开了有关DDR5的一些规范和信息,虽然目前还没有最终定案,但DDR5的大体技术参数已经确定。

DIMM内存条产品外观形态上看与DDR4基本相同,只是在防呆口上有所差别。防呆口的差异化设计可以避免用户将DDR5内存错误地插入其他类型的插槽。在针脚方面,DDR5的针脚数量依旧是288个,针脚宽度为0.85mm,和现在的DDR4维持一样的水平。虽然针脚数量相同,但是DDR5由于带宽更高、数据的读写方式发生变化等原因,因此针脚定义和DDR4存在很大差异,无法做到向下兼容。

DDR5芯片封装方面将全部采用BGA封装,拥有三种数据位宽,分别是x4、x8和x16。和DDR4一样,DDR5在内部设计了Bank(数据块)和Bank Group(数据组)。

以8Gb颗粒为例,可以被配置为16个数据块和8个数据组(每个数据组由2个数据块构成),此时能够运行DDR5的x4或者x8配置。同时它也可配置为8个数据块和4个数据组,实现DDR5的x16配置。当存储颗粒密度变得更高时,比如单片颗粒16Gb,此时颗粒内部拥有32个数据块,可以采用8个数据组、每组4个数据块的方式实现x4和x8配置,或者4个数据组,每组8个数据组,实现x16的配置。

和DDR4相比,DDR5在数据块和数据组的配置上更为宽裕。在DDR4产品上,数据组的数量最高限制为4组,一般采用2组配置。在DDR5上,数据组的数量可以选择2组、4组到最高8组的设计,以适应不同用户的不同需求,并且还可以保证Bank数据块的数量不变。这意味着整个DDR5的Bank数量将是DDR4的至少2倍,这将有助于减少内存控制器的顺序读写性能下降的问题。

除了数据组翻倍外,在预取值方面,DDR4时代对16n预取带来的高延迟担忧终于在DDR5上得到彻底的解决。DDR5采用的预取值正是16n,比DDR4和DDR3采用的8n预取值翻倍。此外,DDR5还加入了不少新的设计,包括写模式命令下,DDR5可以转换为不跨总线发送数据,在减少总线压力的同时还节约电能;增强的PDA模式通过为每个DRAM分配唯一的PDA枚举ID,可以仅使用CA接口对每个DRAM进行寻址,后续不再需要DQ信号来决定选择哪个DRAM进行操作等。

除了数据组翻倍外,在预取值方面,DDR4时代对16n预取带来的高延迟担忧终于在DDR5上得到彻底的解决。DDR5采用的预取值正是16n,比DDR4和DDR3采用的8n预取值翻倍。此外,DDR5还加入了不少新的设计,包括写模式命令下,DDR5可以转换为不跨总线发送数据,在减少总线压力的同时还节约电能;增强的PDA模式通过为每个DRAM分配唯一的PDA枚举ID,可以仅使用CA接口对每个DRAM进行寻址,后续不再需要DQ信号来决定选择哪个DRAM进行操作等。

在电源稳定性方面,DDR5内存支持在DIMM上加入了稳压器和电源管理IC。这主要是考虑到在服务器环境下大容量和高速度的DDR5颗粒对电源纯净度的需求。根据JEDEC的数据,DDR5的电压波动范围允许值不高于3%,也就是每次波动不得超出正负0.033V,这将考验主板厂商的设计能力。

对高端内存和敏感环境而言,JEDEC建议厂商在内存上集成自己的电源模块,这无疑会提高DDR5内存的成本,但是考虑到这类应用环境,这样的设计还是值得的。不过,受成本所限,消费级产品上不太可能看到这样的设计,但在一些面向发烧友的顶级DDR5内存上,可能会出现自带专用电源的解决方案。

目前全球DRAM厂商中,包括三星、美光、SK现代、南亚等厂商都提出了DDR5产品规划。其中三星、美光和现代已经展示了自家旗下的DDR5颗粒,并开始小批量出货。业内估计DDR5相关产品将在2019年开始逐渐进入市场,一开始主要面向高端定制型客户。

DDR5产品真正的大规模爆发应该在2020~2021年,此时英特尔或AMD都应该推出了支持DDR5的全新平台,消费级市场和高端市场在此时将全面切入DDR5时代。到2022年,DDR5应该占据大约25%的市场份额,超越DDR4成为市场主流。

DDR4的设计规范刚刚撸顺, DDR5 时代就要来了,Layout们你们准备好了吗,不过老wu只想静静 😂

详细的DDR5 的JEDEC标准规范老吴分享到这里了,有兴趣的同学可以下载下来看看,注意,这个文档在老wu发文是还没有最终冻,不过大体上变更不大了

https://static.mr-wu.cn/doc/JESD79-5%20Proposed%20Rev0.1.pdf

这一份是Micron家的DDR5 SDRAM介绍文档

https://static.mr-wu.cn/doc/ddr5_more_than_a_generational_update_wp.pdf

文章写得好 赏颗六味地黄丸补补

原创文章,转载请注明: 转载自 吴川斌的博客 https://www.mr-wu.cn

本文链接地址: DDR5 时代就要来了 https://www.mr-wu.cn/ddr5-shi-dai-jiu-yao-lai-le/

分享到微信
使用微信扫码将网页分享到微信

推荐文章

神评一下

你可以从微信分享这篇文章

只需要简单两步

1.点击右上角

2.选择分享到朋友圈