用 ANSYS 仿真设计出无需端接稳压器的 DDR3 PCB 为每台产品节省 50 美分成本

消费类电子产品制造业的关键在于率先向市场推出成本低于同类竞争对手的可靠产品。如今,几乎每种消费类产品都包含嵌入式存储器,用于支持可实现设备功能的逻辑内核。使用低成本的标准存储器要求设备符合美国电子器件工程联合委员会(JEDEC)发布的双倍数据速率(DDR)标准。DDR 接口包含了在存储控制器和 DDR 动态随机存取存储器(DRAM)之间传输的控制信号、地址信号、 时钟选通信号和数据信号。

Ooma 正在对家庭电话业务进行再创造,在其最新一代设备上提供 DDR3 标准支持。该设备具有更高性能,但这同时也对存储器控制器提出了更为严格的信号完整性要求。Ooma 的工程师通过采用 ANSYS 电子仿真软件与工具来应对这一挑战。他们在设计过程的早期阶段对 DDR 接口的性能进行仿真,然后迭代出无需使用端接稳压器的经济型解决方案。

Ooma 提供的消费类和商业产品可为其全球客户群提供免费和价格便宜的美国和加拿大电话呼叫服务以及基于云的高级电话业务。最新产品的最大挑战之一是在实现设计一次性成功的同时,以尽可能低的成本设计 DDR3 子系统。DDR3 子系统位于具有ARM 微处理器内核的片上系统(SoC)。DDR 运行频率为 533 MHz ;数据在上升沿和下降沿计时,总带宽为 1066 Mbps。最初的概念设计是采用 Cadence OrCAD Capture 和 Allegro 布局工具创建而成。Ooma 工程师将各组件连接起来,生成网表, 路由布线,并生成用于构建印刷电路板(PCB)的 Gerber 文件。

工程团队有时会在运行较慢的总线上手动执行信号完整性计算。但是,这种总线速度会带来多方面问题,尤其是时序问题,即设计方案能否在规范允许的时间范围内在 DRAM 上产生有效信号。信号完整性则是另一个需要考虑的问题,具体来说就是 PCB 布线形成的寄生效应可能会导致信号失真。为满足规范要求,常见的做法是使用设计规则指定布线的几何特性,例如最大长度和间距。但在这种信号速度下,经验法则并不足以确保设计能够成功。Allegro 提供了信号完整性工具,但 Ooma 的工程师认为该工具还不足以解决这个问题,因为它缺少 3D 仿真功能。工程师转而采用 ANSYS 电子产品工具。该类工具可提供完备的时序和信号完整性解决方案,包含完整的 3D 模型。ANSYS 工具的另一个优势是工程团队能够仿真越来越多地应用于 Ooma 产品的天线。

SoC 和存储器厂商为他们的产品提供了缓冲器 IBIS 模型和寄生封装模型。 互联模型通过 ANSYS ALinks 可直接从Allegro 导出至 ANSYS DesignerSI, 这样便于将设计数据库从常用的第三方 EDA 工具转移至 ANSYS 仿真产品。数据总线、地址总线和控制总线的模型可用电磁场求解器软件包 ANSYS HFSS 进行抽取。在 Designer-SI 中创建完整的 DDR3 设计,并用 ANSYS Nexxim(针对高速通道设计的电路引擎)进行仿真。 控制器与存储器之间的 3D HFSS 互联模型可用于说明电容、电感、耦合、接地 电阻、电源电阻以及电源电感。设计中包含 40 个数据信号、地址信号和控制信号。Ooma 工程师根据布线位置和功能将信号分组,生成信号的 3D 模型,将存储器要求限制在合理水平。

工程师利用ANSYS DDR Compliance Toolkit 分析仿真结果,以快速判定设计能否满足 DDR3 规范要求。 通过仿真获得能够对设计生成的每种波形形状进行整合的眼图。利用该眼图来 显示和诊断性能。借助该设计流程,工程师得以快速更新设计(例如输入不同设计规则和重新路由布线),并确定新设计是否能够满足 DDR3 规范要求。

DDR3 存储器中使用的高速开关信号所产生的反射会导致信号对电压规范值形成过冲和下冲,因而难以达到设计目标。数据信号在存储控制器中进行端接,这能消除相关线路上的反射。但是,控制信号和地址信号上不存在内部端接。早期版本设计的仿真结果显示这些反射使得设计不可能满足 DDR3 规范要求。相对比较简单的解决方案是通过添加端接稳压器来连接这些线路。成本大约为 50 美分。但如果乘以几十万的话,费用就相当可观了。

为了避免此类支出,Ooma 的工程师尝试在控制器和存储器之间使用低廉的串联电阻器来连接控制线和地址线。电阻器的反射控制效果没有端接稳压器那么好,因此各个转角位置的信号完整性仿真就变得更加重要了。电阻器的阻值越高,其反射抑制效果越好。不过,较大的电阻器倾向于使信号的前沿和后沿变得平滑,从而更难满足时序规范要求。

为此,Ooma 的工程师扫描了 0 至 100 欧的阻值,通过仿真来确定对时序和信号完整性的影响。此外,他们还对 PCB 布线进行了进一步的调整。最终, 迭代后的设计满足了信号完整性和时序要求,而且无需使用端接稳压器。整个项目仅由一位硬件设计工程师在几周时间内完成,未涉及昂贵的信号完整性咨询费用。这款经过验证的设计方案随后进行了制造与测试,并通过了 FCC 认证,目前已投入量产。

无串联端接的差分时钟眼图
单端时钟眼图
具有 60 欧姆内部端接的数据信号眼图
具有 68 欧姆电阻端接的单端 DDR3 地址信号和控制信号。使用该电阻值,设计通过了 AC 过冲和下冲规范

 

 

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